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时序逻辑与组合逻辑(VHDL)

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  • 标      签: VHDL vhdl 组合 逻辑 时序

资 源 简 介

代码使用应用于 FPGA的VHDL代码,主要是告诉大家时序逻辑和组合逻辑的应用场合和区别,希望能够对大家有所帮助

文 件 列 表

时序逻辑
各种功能的计数器.txt
四D触发器:74175.txt
带load、clr等功能的寄存器.txt
带三态输出的8位D寄存器:74374(注2).txt
模16计数器(使用JK触发器)(注1).txt
用状态机实现的计数器.txt
移位寄存器:74164.txt
简单的12位寄存器.txt
简单的锁存器.txt
通用寄存器.txt
组合逻辑
8位大小比较器.txt
8位总线接收器74245.txt
8位相等比较.txt
LED七段译码.txt
三人表决器.doc
加法器描述.txt
双2-4译码器 74139.txt
地址译码器.txt
多路选择器if else.txt
多路选择器select.txt
多路选择器when.txt
最高优先译码器.txt
汉明纠错编码器.txt
汉明纠错译码器1.txt

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