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轮循机制

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  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 机制

资 源 简 介

" 时间刻度 1ns/1ns //Round 罗宾没有抢占 模块 roundrb2 (reset_n,赤  角,必需,授予) ; 输入的 reset_n,赤  角 ; 输入 [4:0] 必需 ; 输出 [4:0] 补助金 ; reg [4:0] 格兰特 = 4"b0000 ; reg [7:0] 的状态 ;

文 件 列 表

round robin REPORT.doc
arbrnd.v
arbrndtst.v
roundrb2.v
roundrb2tst.v
rrbt.v
rrbtst.v

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