首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > verilog实现同步FIFO模块

verilog实现同步FIFO模块

资 源 简 介

“同步”表示相同频率的时钟源,“ FIFO”表示先进先出的意思。 FIFO 的用 意一般都是缓冲数据,另模块独立,让模块回避调用的束缚。同步 FIFO 是 RAM 的亚 种,它基于 RAM,再加上先进先出的机制,学习同步 FIFO 就是学习如何建立先进先出 的机制。

文 件 列 表

Experiment15
Exp15.tcl
db
fifo_savemod
incremental_db
output_files
rx_funcmod
simulation
tx_funcmod
tx_rx_demo.dpf
tx_rx_demo.jdi
tx_rx_demo.qpf
tx_rx_demo.qsf
tx_rx_demo.qws
tx_rx_demo.v
tx_rx_demo.v.bak
tx_rx_demo_assignment_defaults.qdf

相 关 资 源

您 可 能 感 兴 趣 的

同 类 别 推 荐

VIP VIP