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补码加法器

  • 资源大小:1.31 kB
  • 上传时间:2021-06-30
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  • 标      签: DSP设计 verilog 补码

资 源 简 介

verilog实现的补码加法器,原码输入。分为三个模块,模块1转为补码。模块2补码加法。模块三,转为原码。

文 件 列 表

add_top.v
adder.v
adderfms.v
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