系数为4的扰码生成器，并每四位扰码产生一个触发串并转换的触发信号，可用于4b/5b编码的触发信号。verilog程序，带test程序...
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标 签：
VHDL
c++
资 源 简 介
系数为4的扰码生成器，并每四位扰码产生一个触发串并转换的触发信号，可用于4b/5b编码的触发信号。verilog程序，带test程序-coefficient of the four scrambler generator, and every four scrambler have triggered a string conversion and the trigger signal can be used to trigger 4b/5b coding signal. Verilog procedures, with test procedures
文 件 列 表
pn_code
work
pn_encode_pn_code_test_v_tf
transcript
xst
__projnav
pn_code.npl
pn_code.v
pn_encode_pn_code_test_v_tf.fdo
__projnav.log
automake.log
pn_code_test.v
vsim.wlf
pn_encode_vhdl.prj
pn_encode.lso
pn_encode.ngr
pn_encode.ngc
pn_code.dhp
coregen.log
coregen.prj
pn_encode.stx
pn_encode.prj
pn_encode.cmd_log
pn_encode.syr
pn_encode_pn_code_test_v_tf.udo
work
glbl
