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verilog 多周期CPU设计

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

计算机组成与设计课程设计 用verilog与FPGA设计多周期CPU 通过modelsim仿真与ISE综合

文 件 列 表

src
add_32bits.v
add_4bits.v
add_4bits_select.v
ALU.v
ALUControl.v
ALUControl.v.bak
ALU_tb.v
BLKMEMDP_V6_3.v
cunit.v
cunit_tb.v
D_32bits.v
D_32bits_reset.v
eunit.v
eunit.v.bak
iunit.v
Memory.v
mips_cpu_top.v
mips_cpu_top.v.bak
munit.v
munit.v.bak
Registers.v
ROM_array.v
top_tb.v

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