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Verilog LDPC码

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

module LDPC (clk,reset,             data_in, data_in_en,             velocity, /*输入信号码率选择*/             data_out, data_out_en,             indication /*输出信号,第一个127要删除前5成7488,指示第一个127*/                );input   clk,reset;input   data_in,data_in_en;input[1:0]  velocity; //码率选择信号output[126:0]   data_out;output  data_out_en;output  indication;

文 件 列 表

LDPC.v
matrix_op.v

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