VERILOG HDL 实际工控项目源码
开发工具 altera quartus2
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标 签：
VHDL
c++
资 源 简 介
VERILOG HDL 实际工控项目源码
开发工具 altera quartus2-verilog HDL actual industrial projects source development tools altera quartus2
文 件 列 表
FPGApro
simulation
db
myfifo.qpf
myfifo.qsf
myram.v
myram.bsf
myram_bb.v
myfifo.bdf
myfifo.map.rpt
myfifo.flow.rpt
myfifo.map.summary
myfifo.map.eqn
myfifo.fit.eqn
myfifo.pin
myfifo.fit.rpt
myfifo.fit.summary
myfifo.sof
myfifo.pof
myfifo.asm.rpt
myfifo.tan.summary
myfifo.tan.rpt
myfifo.eda.rpt
myfifo.done
myfifo.qws
cmp_state.ini
sim.cfg
wram.bsf
wram.v
myfifo_assignment_defaults.qdf
addr_code.bdf
myfifo.fld
myfifo.cdf
myfifo_epc.svf
myfifo_epc.jam
myfifo.jam
serv_req_info.txt
watchdog.v
ram.v
addr_code.v
ram_all.bdf
add_decode.v
ram_all.v
myfifo.sim.rpt
sopc_builder_debug_log.txt
pan.ptf
pan.v
pan.ptf.bak
myfifo.jbc
myfifo.ttf
myfifo.rbf
myfifo.hexout
myfifo.vwf
ad_collect.v
mydram.v.bak
ram.v.bak
mydram.v
