mealyfsm sequence detector
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标 签：
Verilog
verilog
资 源 简 介
有限状态机（FSM）或有限状态自动机（复数：自动机），或简称状态机，是用于设计计算机程序和时序逻辑电路的计算数学模型。它被认为是一个抽象的机器，可以处于有限个状态之一。机器一次只处于一种状态；它在任何给定时间处于的状态称为当前状态。当tr启动时，它可以从一种状态改变到另一种状态
文 件 列 表
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JKff.v
johncntr.v
mac1.v
mac1.v.bak
mealyfsm.v
mealy_fsm.vcd
minipro.v
moorefsm.v
moore_fsm.vcd
mult_array.v
mult_array.v.bak
mux_d.v
mux_s.v
