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verilog实现二维卷积设计

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  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

利用Verilog实现了二维卷积的操作,输入特征图尺寸为7x7,卷积核尺寸为5x5,分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。

文 件 列 表

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Row stationary
Weight stationary
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