首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > verilog实现二维卷积设计

verilog实现二维卷积设计

  • 资源大小:11.81 kB
  • 上传时间:2021-06-30
  • 下载次数:0次
  • 浏览次数:1次
  • 资源积分:1积分
  • 标      签: Verilog

资 源 简 介

利用Verilog实现了二维卷积的操作,输入特征图尺寸为7x7,卷积核尺寸为5x5,分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。

文 件 列 表

RTL_code
Folding
Row stationary
Weight stationary
readme.txt

相 关 资 源

您 可 能 感 兴 趣 的

同 类 别 推 荐

VIP VIP
0.212151s