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FPGA数字钟

  • 资源大小:1.99 MB
  • 上传时间:2021-06-30
  • 下载次数:0次
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  • 资源积分:1积分
  • 标      签: Verilog

资 源 简 介

基于xilinx公司的Basys2开发板开发的FPGA数字钟,实现了时钟、闹钟和秒表等功能,同时包含了测试程序。使用Verilog语言编写,开发软件为Xilinx ISE Design Suite 13.4。

文 件 列 表

Timer_good
_xmsgs
_ngo
xst
xlnx_auto_0_xdb
planAhead_run_1
isim
iseconfig
ipcore_dir
Alarm.v
Alarm.vPreview
counter60_top.v
counter60_top.vPreview
fuse.log
fuse.xmsgs
fuseRelaunch.cmd
isim.cmd
isim.log
pa.fromNetlist.tcl
planAhead.ngc2edif.log
Stopwatch.v
Stopwatch.vPreview
stopwatch_test.v
Timer.gise
Timer.v
Timer.vPreview
Timer.xise
timer_test.v
timer_test_isim_beh.exe
timer_test_stx_beh.prj
top.bgn
top.bit
top.bld
top.cmd_log
top.drc
top.lso
top.ncd
top.ngc
top.ngd
top.ngr
top.pad
top.par
top.pcf
top.prj
top.ptwx
top.stx
top.syr
top.twr
top.twx
top.ucf
top.unroutes
top.ut
top.v
top.vPreview
top.xpi
top.xst
top_bitgen.xwbt
top_envsettings.html
top_guide.ncd
top_map.map
top_map.mrp
top_map.ncd
top_map.ngm
top_map.xrpt
top_ngdbuild.xrpt
top_pad.csv
top_pad.txt
top_par.xrpt
top_summary.html
top_summary.xml
top_test.v
top_test.vPreview
top_test_beh.prj
top_test_isim_beh.exe
top_test_isim_beh.wdb
top_usage.xml
top_xst.xrpt
usage_statistics_webtalk.html
webtalk.log
webtalk_pn.xml
xilinxsim.ini

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