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移位寄存器(右移和左移)

  • 资源大小:1.31 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog

资 源 简 介

module shiftrne(R,L,E,w,Clock,Q);   parameter n=4;   input [n-1:0]R;   input L,E,w,Clock;   output reg [n-1:0]Q;   integer k;      always@(posedge Clock)   begin     if(L)         Q<=R;     else if(E)       begin         Q[n-1]<=w;         for(k=n-2;k>=0;k=k-1)         Q[k]<=Q[k+1];       end     end   endmodule

文 件 列 表

shiftne_t.v.bak
shiftne_t.v
shiftrne.v
shiftlne.v
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