sin signal generation based on fpga
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标 签：
Verilog
verilog
资 源 简 介
本项目可以使用ip产生正弦或余弦信号核心.if你需要像fsk或psk一样的调制，你可以根据需要改变输入我需要这个如果需要，nco可以产生sin或cos信号。
文 件 列 表
8PSK2
8PSK.asm.rpt
8PSK.bdf
8PSK.cdf
8PSK.done
8PSK.fit.rpt
8PSK.fit.smsg
8PSK.fit.summary
8PSK.flow.rpt
8PSK.jdi
8PSK.map.rpt
8PSK.map.smsg
8PSK.map.summary
8PSK.merge.rpt
8PSK.pin
8PSK.pof
8PSK.qpf
8PSK.qsf
8PSK.sof
8PSK.sta.rpt
8PSK.sta.summary
base_data.bsf
base_data.v
base_data.v.bak
db
Decoder.bsf
Decoder.v
Decoder.v.bak
fre.bsf
fre.qip
fre.v
fre_bb.v
fre_div.bsf
fre_div.v
fre_div.v.bak
greybox_tmp
incremental_db
nco-library
NCO32.bsf
NCO32.html
NCO32.qip
NCO32.v
NCO32.vec
NCO32_bb.v
NCO32_cos.hex
NCO32_model.m
NCO32_nativelink.tcl
NCO32_sin.hex
NCO32_st.inc
NCO32_st.v
NCO32_tb.m
NCO32_tb.v
NCO32_tb.vhd
NCO32_vho_msim.tcl
NCO32_vo_msim.tcl
NCO32_wave.do
Pha_mod.bsf
Pha_mod.qip
Pha_mod.v
Pha_mod_bb.v
PLL.bsf
PLL.ppf
PLL.qip
PLL.v
PLL_bb.v
ser_to_par.bsf
ser_to_par.v
ser_to_par.v.bak
stp1.stp
Test.bsf
Test.v
Test.v.bak
velocity.log
