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基于verilog HDL 串口通信IP核设计

资 源 简 介

该verilog 串口通信程序采用分层思想,主要由顶层模块、波特率发生器模块、数据发送模块和数据接收模块4个模块构成,功能划分明确,便于系统设计和调试。

文 件 列 表

tb_baud_gen.v
tb_uart_rx.v
tb_uart_top.v
tb_uart_tx.v
uart_rx.v
uart_top.v
uart_tx.v
baud_gen.v

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