Based on VHDL+ FPGA design of the DDS signal gennerator has been through debug mode
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标 签：
VHDL
vhdl
资 源 简 介
一个用VHDL设计的DDS信号发生器，包括两个pics的仿真结果。
文 件 列 表
dds
greybox_tmp
db
add_phase.vhd
add_phase.vhd.bak
dds.asm.rpt
dds.done
dds.fit.rpt
dds.fit.smsg
dds.fit.summary
dds.flow.rpt
dds.map.rpt
dds.map.summary
dds.pin
dds.pof
dds.qpf
dds.qsf
dds.sim.rpt
dds.sim.tbl
dds.sof
dds.tan.rpt
dds.tan.summary
dds.vhd
dds.vhd.bak
dds.vwf
prev_cmp_dds.qmsg
rom.cmp
rom.vhd
rom.vhd.bak
rom2.cmp
rom2.vhd
rom2_wave0.jpg
rom2_waveforms.html
rom_wave0.jpg
rom_waveforms.html
undo_redo.txt
