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基于Verilog HDL的单周期CPU设计

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  • 标      签: Verilog

资 源 简 介

基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。基于Verilog HDL 的单周期CPU设计。cpp码

文 件 列 表

cpp码
SCPU_ALU.cpp
SCPU_ControlUnit.cpp
SCPU_DataMEM.cpp
SCPU_Ext_Immediate_Shift.cpp
SCPU_Extend.cpp
SCPU_InsMEM.cpp
SCPU_Mux_ALUSrcB.cpp
SCPU_Mux_DBDataSrc.cpp
SCPU_Mux_PCSrc.cpp
SCPU_Mux_RegDst.cpp
SCPU_PC.cpp
SCPU_RegisterFile.cpp
SCPU_TOP.cpp
test.cpp

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