这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!...
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标 签：
VHDL
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资 源 简 介
这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
文 件 列 表
clk
talkback
db
cnt60a.vhd
cnt_24.qpf
cnt_24.qsf
cnt_24.map.eqn
cnt_24.map.rpt
cnt_24.flow.rpt
cnt_24.map.summary
cnt_24.fit.eqn
cnt_24.pin
cnt_24.fit.rpt
cnt_24.fit.summary
cnt_24.sof
cnt_24.pof
cnt_24.asm.rpt
cnt_24.tan.summary
cnt_24.tan.rpt
cnt_24.done
cnt_24.vhd
cnt_24.cdf
cnt_24.qws
cmp_state.ini
clock.map.eqn
clock.map.rpt
clock.flow.rpt
clock.map.summary
clock.fit.eqn
clock.pin
clock.fit.rpt
clock.fit.summary
clock.sof
clock.pof
clock.asm.rpt
clock.tan.summary
clock.tan.rpt
clock.done
clock.cdf
cnt60.vhd
clock.qws
clock.qpf
clock.qsf
clock.vhd
