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ASK编码(Verilog通过,内含Testbentch)

资 源 简 介

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// //creat for the zedboard .  //The AD used ADV7511. ////////////////////////////////////////////////////////////////////////////////// module ad( datain , clk , rst , dataout );     input [11:0] datain;     input clk;     input rst;        output [11:0] dataout;

文 件 列 表

tb_adv.v
sin_data.txt
ad.v

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