DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M...
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标 签：
VHDL
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资 源 简 介
DDR控制器的VHDL源代码.采用FPGA实现DDR接口控制器,适用于Altera的FPGA,最高频率可到100M-DDR controller VHDL source code. Using FPGA DDR interface controller, applicable to Altera FPGA, the highest frequency available 100M
文 件 列 表
CVS
doc
CVS
readme_sdr_sdram.txt
sdr_sdram.pdf
simulation
CVS
sdr_sdram_tb.vhd
source
Command.vhd
control_interface.vhd
CVS
pll1.vhd
sdr_data_path.vhd
sdr_sdram.vhd
