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边缘检测

  • 资源大小:368.72 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 检测 边缘

资 源 简 介

检测边缘(正或者负)并生成单一脉冲,脉冲持续 1 个时钟脉冲长度。 代码的测试台也包含在内。 如果你想同步不同信号过渡到异步信号,你会发现很有用,参考 https://www.doulos.com/knowhow/fpga/synchronisation/

文 件 列 表

edge_pulse
_xmsgs
isim
iseconfig
ipcore_dir
Default.wcfg
edge_detect.v
edge_detect1_summary.html
edge_detect_stx_beh.prj
edge_pulse.gise
edge_pulse.xise
edge_tb_stx_beh.prj
fuse.log
fuse.xmsgs
fuseRelaunch.cmd
isim.cmd
isim.log
tb.v
tb.v.bak
TB1.v
TB1_beh.prj
TB1_isim_beh.exe
TB1_isim_beh.wdb
TB1_stx_beh.prj
tb_summary.html
xilinxsim.ini

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