uartfifo使用fifo进行uart通信

使用verilog HDL语言进行编写，通过FIFO缓存，使用uart串口，与上位机进行通信。在本示例中，FPGA向上位机发送的数据每次加一，并在串口调试助手中显示，可以观察相关现象。

uartfifo
work
simulation
incremental_db
greybox_tmp
db
datagene.v
fifo232.bsf
fifo232.qip
fifo232.v
fifo232_bb.v
fifo232_inst.v
fifo232_wave0.jpg
fifo232_waveforms.html
modelsim.ini
uartfifo.asm.rpt
uartfifo.cdf
uartfifo.done
uartfifo.dpf
uartfifo.eda.rpt
uartfifo.fit.rpt
uartfifo.fit.smsg
uartfifo.fit.summary
uartfifo.flow.rpt
uartfifo.jpg
uartfifo.map.rpt
uartfifo.map.summary
uartfifo.pin
uartfifo.pof
uartfifo.qpf
uartfifo.qsf
uartfifo.qws
uartfifo.sof
uartfifo.sta.rpt
uartfifo.sta.summary
uartfifo.tan.rpt
uartfifo.tan.summary
uartfifo.v
uartfifo_assignment_defaults.qdf
uartfifo_test.v
uart_ctrl.v
uart_speed_select.v
uart_tx.v
vsim.wlf