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JK触发器

  • 资源大小:391.77 kB
  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 触发器

资 源 简 介

JK触发器,基于verilog编写,JK触发器和触发器中最基本的RS触发器结构相似,其区别在于,RS触发器不允许R与S同时为1,而JK触发器允许J与K同时为1。当J与K同时变为1的同时,输出的值状态会反转。也就是说,原来是0的话,变成1;原来是1的话,变成0。

文 件 列 表

jktrigger
db
incremental_db
jktrigger.qpf
jktrigger.qsf
jktrigger.v
jktrigger.v.bak
output_files
simulation
Waveform.vwf

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