VHDL频率计

采用VHDL编写的频率计，模块划分清晰易懂，基本原理为检测一个闸门脉冲周期内的信号次数，采用四段数码管显示

count
BCD.bsf
bcd.vhd
bcd.vhd.bak
clk.bsf
clk.vhd
clk.vhd.bak
cnt10.bsf
cnt10.vhd
cnt10.vhd.bak
count.bdf
count.qpf
count.qsf
count.qws
count.vhd.bak
count_description.txt
db
divider.bsf
divider.vhd
divider.vhd.bak
incremental_db
in_divider.bsf
in_divider.vhd
in_divider.vhd.bak
music.bsf
music.v
num.bsf
num.v
num.v.bak
num_cnt.bsf
num_cnt.vhd
num_cnt.vhd.bak
output_files
reg.bsf
reg.vhd
reg.vhd.bak
simulation
testctl.bsf
testctl.vhd
testctl.vhd.bak
test_clk.bsf
test_clk.vhd
test_clk.vhd.bak
transfer.vhd
transfer.vhd.bak