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全加器及其仿真

资 源 简 介

该段代码是verilog HDL 代码,为一个全加器,里面已经将其有源代码,及其仿真的效果,波形等等。可以用quartus II打开,或者进行下载到FPGA开发板上去。

文 件 列 表

ex1
incremental_db
db
halfadder.asm.rpt
halfadder.done
halfadder.fit.rpt
halfadder.fit.smsg
halfadder.fit.summary
halfadder.flow.rpt
halfadder.map.rpt
halfadder.map.summary
halfadder.pin
halfadder.pof
halfadder.qpf
halfadder.qsf
halfadder.sta.rpt
halfadder.sta.summary
halfadder.v
halfadder.v.bak

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