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基于组合加法器的乘法器

  • 资源大小:475.56 kB
  • 上传时间:2021-06-30
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  • 标      签: 嵌入式系统 vhdl 基于 组合

资 源 简 介

这是 FPGA 实现的基于组合加法器的乘法器。

文 件 列 表

question 2
work
add_mul.vhdl
add_mul.vhdl.bak
add_mul_stimuli.vhdl
add_mul_stimuli.vhdl.bak
assg2_q2.cr.mti
assg2_q2.mpf
input.pat
OUTPUT MESSAGE 2.png
output messages.png
result.res
tb_add_mul.vhdl
tb_add_mul.vhdl.bak

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