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FPGA 累加器

  • 资源大小:4.14 MB
  • 上传时间:2021-06-30
  • 下载次数:0次
  • 浏览次数:1次
  • 资源积分:1积分
  • 标      签: Verilog vhdl fpga 累加器

资 源 简 介

该项目是在的Quartus2实施,Altera公司的在DE2开发板....  设计有一个功能来积累给定的输出...这必须学习在Verilog HDL语言的基本编码..  这仍是如此基本的编程,它必须加强和改进..  使它成为一个更复杂的UT还精确的编码方案...谢谢你看我的工作..

文 件 列 表

accumulator
simulation
output_files
incremental_db
db
accumulator.qpf
accumulator.qsf
accumulator.qws
accumulator.v
accumulator.v.bak
Waveform.vwf

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