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视频标准时序控制器

资源大小：105.79 kB
上传时间：2021-06-30
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标签： FPGA vhdl 视频控制器标准时序

资源简介

赛灵思的LogiCORE™IP视频时序控制器的核心是一个通用的视频定时发生器和探测器。这个核心的输入侧自动检测水平和垂直同步脉冲，极性，消隐时间和有效视频像素。而在输出端，它产生一个标准的视频系统，它包括用于可编程脉冲极性支持所使用的水平和垂直消隐和同步脉冲。芯通常用于与视频在向AXI4流内芯，以检测输入视频数据的格式和定时或与AXI4-流至视频输出核心以产生用于下游水槽传出视频定时诸如视频监视器。其核心是通过全面的寄存器组允许的各种时序生成参数控制高度可编程的。这种可编程性是加上了一套全面中断位，它提供易于集成到处理器系统中，系统控制实时块。的视频定时控制器设置有一个可选AXI4-精简版兼容接口。赛灵思IP内核源代码

文件列表

proc_common_pkg.vhd
pselect_f.vhd
slave_attachment.vhd
tc_detector.vhd
tc_generator.vhd
tc_top.vhd
v_tc.vhd
video_ctrl.vhd
video_ctrl_pkg.vhd
address_decoder.vhd
axi_lite_ipif.vhd
axi4s_control.vhd
counter_f.vhd
debug.vhd
family_support.vhd
ipif_pkg.vhd

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