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异步FIFO

  • 资源大小:1.21 MB
  • 上传时间:2021-06-30
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  • 标      签: 嵌入式系统 verilog fifo 异步

资 源 简 介

这是非常重要的理解通信控制信号时的稳定性不同的时钟系统,由于移动信号的新时钟域似乎是异步。如果信号不同步的新的时钟的第一存储元件时钟域可到亚稳态和最坏的情况是,解决时间不能预测。它可以遍历整个造成故障的功能,新的时钟域。为了防止这样的故障,建立时间和保持时间规范设计中应遵循。

文 件 列 表

100016F_100085M_100288M_100301B
Report.pdf
Async_fifio

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