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verilog数字式秒表

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  • 上传时间:2021-06-30
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  • 标      签: Verilog verilog 秒表 数字式

资 源 简 介

数字秒表的设计思路是通过一个计数电路,首先对一个时钟进行不同的分频,然后将分频出的时钟分别送给相的的模块,毫秒计数器,秒计数器,分计数器,时计数器,然后经过译码电路送给数码管,显示出相应数字。具体操作则是通过外部的开关防颤动电路来设计控制器,从而达到对计时模块的控制,完成“计数”、“停止”和“复位”的动作。

文 件 列 表

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