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FPGA_UART_FIFO

  • 资源大小:6.26 MB
  • 上传时间:2021-06-30
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  • 资源积分:1积分
  • 标      签: Verilog verilog

资 源 简 介

fpga与pc的串口通信,使用fifo作为数据缓存。数据从串口读入,存入读取缓存rdfifo里面,然后由控制模块控制,将数据存入写出缓存wrfifo中,串口TX口向WRFIFO发出读取数据的请求,读取数据。

文 件 列 表

18_uart
.qsys_edit
db
greybox_tmp
incremental_db
rx_fifo_module.qip
simulation
source
tcl
tx_fifo_module.qip
uart.asm.rpt
uart.cdf
uart.done
uart.eda.rpt
uart.fit.rpt
uart.fit.smsg
uart.fit.summary
uart.flow.rpt
uart.map.rpt
uart.map.summary
uart.pin
uart.pof
uart.qpf
uart.qsf
uart.sof
uart.sta.rpt
uart.sta.summary
uart_nativelink_simulation.rpt

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