FPGA的DDS发生器

以DE2为开发平台，采用Veriolg语言编程，实现了DDS信号输出，频率，步进，波形输出均可调，采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性，可以满足一定的工程需求。

Sin_DDS_Simulation
simulation
incremental_db
db
addr.bsf
addr.v
altpll1.bsf
altpll1.ppf
altpll1.qip
altpll1.v
altpll1_bb.v
altpll1_wave0.jpg
altpll1_waveforms.html
DDS_sin.bdf
DDS_sin.qpf
DDS_sin.qsf
DDS_sin.qws
DDS_sin.v
sin.hex
Sin_DDS.asm.rpt
Sin_DDS.done
Sin_DDS.eda.rpt
Sin_DDS.fit.rpt
Sin_DDS.fit.smsg
Sin_DDS.fit.summary
Sin_DDS.flow.rpt
Sin_DDS.jdi
Sin_DDS.map.rpt
Sin_DDS.map.summary
Sin_DDS.pin
Sin_DDS.pof
Sin_DDS.qsf
Sin_DDS.sof
Sin_DDS.tan.rpt
Sin_DDS.tan.summary
Sin_DDS_nativelink_simulation.rpt
sin_rom.mif
sin_rom.ver
sin_rom1.bsf
sin_rom1.qip
sin_rom1.v
sin_rom1_bb.v
sin_rom1_wave0.jpg
sin_rom1_waveforms.html