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数字逻辑 课程设计 VHDL 多功能数字钟(1)

  • 资源大小:0.22M
  • 上传时间:2021-08-16
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  • 标      签: 一般编程问题

资 源 简 介

数字逻辑 课程设计 VHDL 多功能数字钟这个数字钟是我根据我老师的设计自己改编的,内部结构变化挺大的,功能也比较全。1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。2、设计精度要求为1秒。(一)计时:正常工作状态下,每日按24h计时制计时并显示,蜂鸣器无声,逢整点报时。(二)校时:在计时显示状态下,k=1,进入“小时”校准状态,之后按下“k=1”则进入“分”校准状态,继续按下“k=1”则进入“调秒”状态,第三次按下“k键”又恢复到正常计时显示状态。(1)“小时”校准状态:在“小时”校准状态下,显示“小时”的数码管闪烁,并以1HZ的频率递增计数。(2)“分”校准

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