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用verilog设计密勒解码器 一、题目: 设计一个密勒解码器电路 二、输入信号: 1. DIN:输入数据 2. CLK:频率为2MHz的方波

  • 资源大小:208 K
  • 上传时间:2021-12-03
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  • 标      签: verilog 2MHz DIN CLK

资 源 简 介

用verilog设计密勒解码器 一、题目: 设计一个密勒解码器电路 二、输入信号: 1. DIN:输入数据 2. CLK:频率为2MHz的方波,占空比为50% 3. RESET:复位信号,低有效 三、输入信号说明: 输入数据为串行改进密勒码,每个码元持续时间为8μs,即16个CLK时钟;数据流是由A、B、C三种信号组成; A:前8个时钟保持“1”,接着5个时钟变为“0”,最后3个时钟为“1”。 B:在整个码元持续时间内都没有出现“0”,即连续16个时钟保持“1”。 C:前5个时钟保持“0”,后面11个时钟保持“1”。 改进密勒码编码规则如下: 如果码元为逻辑“1”,用A信号表示。 如果码元为逻辑“0”,用B信号表示,但以下两种特例除外:如果出现两个以上连“0”,则从第二个“0”起用C信号表示;如果在“通信起始位”之后第一位就是“0”,则用C信号表示,以下类推; “通信起始位”,用C信号表示; “通信结束位”,用“0”及紧随其后的B信号表示。 “无数据”,用连续的B信号表示。

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