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IEEE 802.16a RS-CC编译码VLSI算法研究及FPGA实现

  • 资源大小:2352 K
  • 上传时间:2022-09-16
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  • 标      签: 802.16 RS-CC IEEE FPGA

资 源 简 介

  本论文依据IEEE802.16a物理层对RS-CC码的参数要求,研究了RS-CC码的高速编、译码的VLSI硬件算法,同时对FPGA开发技术进行了研究,以VerilogHDL为描述语言,在Xilinx公司的FPGA上实现了高速的RS-CC编、译码器。RS译码器中,错误位置多项式和错误值多项式的求解采用无求逆单元,并具有规则数据流、易于VLSI实现的改进的欧几里德算法(MEA);CC译码器由采用模归一化路径度量的全并行的“加比选(ACS)”模块和具有脉动阵列结构的幸存路径回溯模块组成。  在实现RS-CC译码器的过程中,分别从算法上和根据FPGA的结构特点上,对译码器做了一些优化工作,降低了硬件资源占有率和提高了译码速度。  此外,还搭建了以Xilinx公司40万等效门的FPGASpartan-Ⅲ400-4PQ208为主体,以Cypress公司的USB2.0芯片CY7C68013为高速数据接口的硬件试验平台,并在此试验平台上实现了文中的高速RS-CC编译码系统。

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