资 源 简 介
本文主要研究了数字声音广播系统(DAB)内交织器与解交织器的算法及硬件实现方法。时间交织器与解交织器的硬件实现可以有几种实现方案，本文对其性能进行了分析比较，选择了一种工程中实用的设计方案进行设计，并将设计结果以FPGA设计验证。时间解交织器的交织速度、电路面积、占用内存、是设计中主要因素，文中采用了单口SRAM实现，减少了对存储器的使用，利用lC设计的优化设计方法来改善电路的面积。硬件实现是采用工业EDA标准Top-to-Down设计思想来设计时间解交织，使用verilogHDL硬件描述语言来描述解交织器，用Cadence Nc-verilog进行仿真，Debussy进行debug，在Altera公司的FPGA开发板上进行测试，然后用ASIC实现。测试结果证明：时间解交织器的输出正确，实现速度较快，占用面积较小。
