首页| JavaScript| HTML/CSS| Matlab| PHP| Python| Java| C/C++/VC++| C#| ASP| 其他|
购买积分 购买会员 激活码充值

您现在的位置是:虫虫源码 > 其他 > 基于FPGA的多路高速串并转换器设计

基于FPGA的多路高速串并转换器设计

  • 资源大小:927 K
  • 上传时间:2024-04-10
  • 下载次数:0次
  • 浏览次数:1次
  • 资源积分:1积分
  • 标      签: FPGA 多路 串并转换

资 源 简 介

高速串并转换器的设计是FPGA 设计的一个重要方面,传统设计方法由于采用FPGA 的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1 :8DDR 模式下高速串并转换器的设计方法和16 路1 :8 串并转换器的实现。结果表明,采用Xilinx Virtex24 的ISERDES 设计的多路串并转换器可以实现800 Mbit/ s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。关键词:串并转换;现场可编程逻辑阵列;Xilinx ; ISERDES

相 关 资 源

您 可 能 感 兴 趣 的

同 类 别 推 荐

VIP VIP